1.規(guī)劃前的準(zhǔn)備作業(yè)

 

    信號(hào)完好性（Signal Integrity,SI)是指在信號(hào)線(xiàn)上的信號(hào)質(zhì)量。在開(kāi)端規(guī)劃之前，有必要先確認(rèn)規(guī)劃策略，這樣才能輔導(dǎo)比如挑選元器材、確認(rèn)工藝和操控PCB生產(chǎn)等作業(yè)。就信號(hào)完好性而言，應(yīng)預(yù)先進(jìn)行調(diào)研，以形成規(guī)則或規(guī)劃原則，然后確保規(guī)劃成果不出現(xiàn)明顯的信號(hào)完好性問(wèn)題、串?dāng)_問(wèn)題或時(shí)序問(wèn)題。有些IC制作商供給規(guī)劃原則，然而這樣的原則或許存在一定的局限性，依照這樣的原則或許根本規(guī)劃不了滿(mǎn)意信號(hào)完好性要求的PCB。


    2.PCB的疊層

    與制作和成本剖析人員溝通，能夠確認(rèn)PCB的疊層差錯(cuò)，還能夠發(fā)現(xiàn)PCB的制作公役。例如，假如指定某層是50Ω阻抗操控，制作商是怎樣丈量并確保這個(gè)數(shù)值的？希望的制作公役及在PCB上希望的絕緣常數(shù)是多少？線(xiàn)寬和距離的答應(yīng)差錯(cuò)、接地層和信號(hào)層的厚度及距離的答應(yīng)差錯(cuò)是多少？根據(jù)上述數(shù)據(jù)，就能夠挑選疊層了。注意幾乎對(duì)每個(gè)插入其他PCB或許背板的PCB都有厚度要求，而且大都PCB制作商對(duì)其可制作的不同類(lèi)型的層有固定的厚度要求，這將約束最終疊層的數(shù)目。應(yīng)選用阻抗操控東西為不同層生成方針阻抗規(guī)模，且要考慮制作商供給的制作答應(yīng)差錯(cuò)及附近布線(xiàn)的影響。

    在理想的信號(hào)完好性狀況下，一切高速節(jié)點(diǎn)應(yīng)該在阻抗操控內(nèi)層布線(xiàn)（如帶狀線(xiàn)）。但實(shí)踐狀況是，規(guī)劃者有必要常常運(yùn)用外層進(jìn)行一切或部分高速節(jié)點(diǎn)的布線(xiàn)。要使信號(hào)完好性最佳并保持PCB去耦，就應(yīng)該盡或許將接地層/電源層成對(duì)布放。假如根本就沒(méi)有電源層，很或許會(huì)遇到信號(hào)芫整性問(wèn)題。還或許遇到這樣的狀況，即在未定義信號(hào)的回來(lái)通路之前，很難仿真模擬PCB的功能。

    3.串?dāng)_阻抗操控

    來(lái)自附近信號(hào)線(xiàn)的耦合將導(dǎo)致串?dāng)_的發(fā)作，并改變信號(hào)線(xiàn)的阻抗。對(duì)相鄰的平行信號(hào)線(xiàn)進(jìn)行耦合剖析，能夠確認(rèn)信號(hào)線(xiàn)之間或各類(lèi)信號(hào)線(xiàn)之間的安全或預(yù)期距離（艇平行布線(xiàn)長(zhǎng)度）。比如，欲將時(shí)鐘到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_約束在100mV以?xún)?nèi)，使信號(hào)布線(xiàn)保持平行，能夠經(jīng)過(guò)核算或仿真，找到在任何給定布線(xiàn)層上信號(hào)之間的最小答應(yīng)距離。相同，假如規(guī)劃中包含重要的阻抗節(jié)點(diǎn)（或許是時(shí)鐘，或許是專(zhuān)用高速內(nèi)存架構(gòu)），就有必要將布線(xiàn)放置在一層（或若干層）上以得到希望的阻抗。

    4.重要的高速節(jié)點(diǎn)

    推遲和時(shí)滯是進(jìn)行時(shí)鐘布線(xiàn)時(shí)有必要考慮的要害要素。因?yàn)闀r(shí)序要求嚴(yán)厲，這種節(jié)點(diǎn)一般有必要選用端接器材才能達(dá)到最佳的信號(hào)完好性質(zhì)量。要預(yù)先確認(rèn)這些節(jié)點(diǎn)，一起將調(diào)節(jié)元器材放置和布線(xiàn)所需求的時(shí)間加以方案，以便調(diào)整信號(hào)完好性的規(guī)劃方針。

    5.技能挑選

    不同的驅(qū)動(dòng)技能適用于不同的使命。信號(hào)是點(diǎn)對(duì)點(diǎn)的，仍是一點(diǎn)對(duì)多抽頭的？是從電路輸出，仍是留在相同的PCB上？答應(yīng)的時(shí)滯和噪聲裕量是多少？作為信號(hào)完好性規(guī)劃的通用原則，轉(zhuǎn)化速度越慢，信號(hào)完好性就越好。50MHz時(shí)鐘選用500ps上升時(shí)間是沒(méi)有理由的。一個(gè)2~3ns的擺率操控器材速度要滿(mǎn)足快，才能確保信號(hào)完好性的品質(zhì)，并且有助于處理比如輸出同步交換（SSO)和電磁兼容(EMC)等問(wèn)題。在新型FPGA可編程技能或用戶(hù)定義的ASIC中，能夠發(fā)現(xiàn)驅(qū)動(dòng)技能的優(yōu)越性。在規(guī)劃階段，要從IC供應(yīng)商那里取得合適的仿真模型。為了有用地覆蓋信號(hào)完好性仿真，需求一個(gè)信號(hào)完好性仿真程序和相應(yīng)的仿真模型，如舊IS(Input/Output Buffer Information Specification)模型。最終在預(yù)布線(xiàn)和布線(xiàn)階段，應(yīng)該建立一系列的規(guī)劃攻略，包括方針層阻抗'布線(xiàn)距離、傾向選用的元器材工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。

    6.預(yù)布線(xiàn)階段

    預(yù)布線(xiàn)信號(hào)完好性規(guī)劃的基本過(guò)程是，首先定義輸入?yún)?shù)規(guī)模(驅(qū)動(dòng)起伏、阻抗、跟蹤速度等）和或許的拓?fù)湟?guī)模（最小/最大長(zhǎng)度、短線(xiàn)長(zhǎng)度等），然后運(yùn)行每個(gè)或許的仿真組合，剖析時(shí)序和信號(hào)完好性仿真成果，最終找到能夠承受的數(shù)值規(guī)模。將作業(yè)規(guī)模解釋為pcb布線(xiàn)的約束條件。能夠選用不同軟件東西來(lái)履行此類(lèi)"打掃"準(zhǔn)備作業(yè),布線(xiàn)程序能夠自動(dòng)處理此類(lèi)布線(xiàn)約束條件。對(duì)大都用戶(hù)而言，時(shí)序信息實(shí)踐上比信號(hào)完好性成果更為重要，互連仿真的成果能夠改變布線(xiàn)，然后調(diào)整信號(hào)通路的時(shí)序。在其他運(yùn)用中，這個(gè)過(guò)程還能夠用確認(rèn)與體系時(shí)序方針不兼容的引腳或元器材的布局。有或許徹底確認(rèn)需求手藝布線(xiàn)的節(jié)點(diǎn)跡需求端接的節(jié)點(diǎn)。關(guān)于可編程器材和ASIC來(lái)說(shuō)，為了改進(jìn)信號(hào)完好性規(guī)劃或防止選用分立端接器材，還能夠調(diào)整輸出驅(qū)動(dòng)的挑選。

    7.防止傳輸線(xiàn)效應(yīng)的辦法

    針對(duì)傳輸先問(wèn)題引進(jìn)的影響，能夠從以下5個(gè)方面進(jìn)行操控。

    1)嚴(yán)厲操控要害網(wǎng)線(xiàn)的布線(xiàn)長(zhǎng)度假如規(guī)劃中有高速跳變沿存在，就有必要考慮到在PCB上存在傳輸線(xiàn)效應(yīng)的問(wèn)題。特別是現(xiàn)在昔遍運(yùn)用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。處理這個(gè)問(wèn)題有一些基本原則，即假如選用CMOS或TTLL電路進(jìn)行規(guī)劃,作業(yè)頻率小于10MHz時(shí)，布線(xiàn)長(zhǎng)度應(yīng)不大于7in;作業(yè)頻率在50MHz時(shí)，布線(xiàn)長(zhǎng)度應(yīng)不大于1.5in;假如作業(yè)頻率達(dá)到或超越75MHz,布線(xiàn)長(zhǎng)度應(yīng)在1in以?xún)?nèi)。假如超越上述標(biāo)準(zhǔn)，就存在傳輸線(xiàn)效應(yīng)的問(wèn)題。

    2)合理規(guī)劃布線(xiàn)的拓?fù)浣Y(jié)構(gòu)挑選正確的布線(xiàn)路徑和終端拓?fù)浣Y(jié)構(gòu)是處理傳輸線(xiàn)效應(yīng)問(wèn)題的辦法。布線(xiàn)的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線(xiàn)的布線(xiàn)次序及布線(xiàn)結(jié)構(gòu)。當(dāng)運(yùn)用高速邏輯器材時(shí)，除非布線(xiàn)分支長(zhǎng)度很短，否則快速邊緣變化的信號(hào)將被信號(hào)骨干布線(xiàn)上的分支布線(xiàn)所歪曲。一般，PCB布線(xiàn)選用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈（DaisyChain)布線(xiàn)和星形（Star)布線(xiàn)。菊花鏈布線(xiàn)，即布線(xiàn)從驅(qū)動(dòng)端開(kāi)端，順次到達(dá)各接納端。假如運(yùn)用串聯(lián)電阻來(lái)改變信號(hào)特性，串聯(lián)電阻應(yīng)該緊靠驅(qū)動(dòng)端。菊花鏈布線(xiàn)在操控布線(xiàn)的高次諧波攪擾方面作用最好。但這種布線(xiàn)辦法布通率最低，不簡(jiǎn)單完成100%布通。在實(shí)踐規(guī)劃中，能夠使菊花鏈布線(xiàn)中的分支長(zhǎng)度盡或許短。星形線(xiàn)能夠有用地防止時(shí)鐘信號(hào)的不同步問(wèn)題，但在密度很高的PCB上手藝完成布線(xiàn)將變得十分困難。運(yùn)用自動(dòng)布線(xiàn)器是完成星形布線(xiàn)的最好辦法。在星形拓?fù)浣Y(jié)構(gòu)中，每條分支上都需求終端電阻，其電阻值應(yīng)和連線(xiàn)的特征阻抗相匹配。特征阻抗值和終端匹配電阻值能夠經(jīng)過(guò)手藝核算得出，也能夠經(jīng)過(guò)CAD東西核算得到。在實(shí)踐規(guī)劃中，可運(yùn)用如下辦法挑選終端匹配。

    【RC匹配終端】這種辦法能夠削減功率耗費(fèi)，但只能在信號(hào)作業(yè)比較穩(wěn)定的狀況下運(yùn)用，最適合于對(duì)時(shí)鐘信號(hào)線(xiàn)進(jìn)行匹配處理。這種辦法的缺陷是RC匹配終端中的電容或許影響信號(hào)的形狀和傳播速度。

 

    【串聯(lián)電阻匹配】這種辦法不會(huì)發(fā)生額外的功率耗費(fèi)，但會(huì)減慢信號(hào)的傳輸，可用于時(shí)間推遲影響不大的總線(xiàn)驅(qū)動(dòng)電路，能夠削減PCB上元器材的運(yùn)用數(shù)量和下降連線(xiàn)密度。

    【別離匹配終端】這種辦法需求匹配元器材放置在接納端附近，其長(zhǎng)處是不會(huì)拉低信號(hào)，并且能夠很好地防止噪聲，常用于TTL輸入信號(hào)，如ACT、HCT、FAST等。

    此外，關(guān)于終端匹配電阻的封裝形式和裝置辦法也有必要加以考慮。一般，SMD外表貼裝電阻比DIP封裝電阻具有較低的電感，所以SMD封裝電阻成為首選。假如挑選DIF封裝電阻，也有兩種裝置辦法可選，即筆直辦法和水平辦法。在筆直裝置辦法中，DIP封裝電阻的一條裝置引腳很短，能夠減小電阻和PCB間的熱阻，使電阻的熱量更加簡(jiǎn)單散發(fā)到空氣中。但較長(zhǎng)的筆直裝置會(huì)増加電阻的電感。水平裝置辦法因裝置較低而具有較低的電感，但過(guò)熱的DIP封裝電阻會(huì)發(fā)生漂移，在最壞的狀況下，DIP封裝電阻或許開(kāi)路，形成PCB布線(xiàn)終端匹配失效，然后成為潛在的失利要素。

    3)抑制電磁攪擾的辦法較好地處理信號(hào)完好性問(wèn)題，能夠改善PCB的電磁兼容性（EMC)。其中，確保PCB有杰出的接地是非常重要的。關(guān)于復(fù)雜的規(guī)劃，選用1言號(hào)層配一個(gè)地線(xiàn)層是十分有用的辦法，多層板中的頂層和底層的地平面至少能下降輻射10dB。

    另外，下降PCB的最外層信號(hào)的密度，也是削減電磁輻射的好辦法，這可選用"外表積層"技能"Build-up"規(guī)劃制作PCB來(lái)完成。外表積層是經(jīng)過(guò)在音通工藝的PCB上増加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)完成的，電阻和電容可埋在表層下，單位面積上的布線(xiàn)密度會(huì)増加近一倍，因而可下降PCB的面積。PCB面積的縮小對(duì)布線(xiàn)的拓?fù)浣Y(jié)構(gòu)有著巨大的影響，這意味著縮小電流回路和分支布線(xiàn)長(zhǎng)度，而電磁福射與電流回路的面積近似成正比。一起，縮小PCB面積意味著應(yīng)運(yùn)用高密度引腳封裝器材，這又使得連線(xiàn)長(zhǎng)度進(jìn)一步縮短，然后使電流回路減小，提高了電磁兼容特性。此外，還有一些其他的技能：在對(duì)PCB的元器材進(jìn)行布局時(shí)，將模擬體系和數(shù)字體系盡量分隔；適當(dāng)?shù)剡\(yùn)用去耦電容下降供電/地噪聲，然后下降EMI;讓信號(hào)的傳輸線(xiàn)盡量遠(yuǎn)離PCB邊緣；防止在PCB上布直角信號(hào)傳輸線(xiàn)；了解在基本頻率和由反射而引起的諧波頻率上的PCB布線(xiàn)呼應(yīng)等辦法。

    4)電源去耦技能為減小集成電路芯片上電源電壓的瞬時(shí)過(guò)沖，應(yīng)增加去耦電容。增加去耦電容能夠有用去除電源上的毛刺的影響，并削減在PCB上的電源環(huán)路的輻射。為了取得平滑毛刺的最佳作用，去耦電容應(yīng)直接連接在IC的電源引腳上，而不是僅連接在電源層上。有一些器材插座上帶有去錫電容，而有的器材則要求去溝電容距器材的距離要滿(mǎn)足小。

    任何高速和高功耗的元器材應(yīng)盡量放置在一起，以咸少電源電壓瞬時(shí)過(guò)沖。假如沒(méi)有電源層，那么較長(zhǎng)的電源連線(xiàn)將在信號(hào)和回路之間形成環(huán)路，然后成為輻射源和易感應(yīng)電路。布線(xiàn)構(gòu)成一個(gè)不穿過(guò)同一網(wǎng)線(xiàn)或其他布線(xiàn)環(huán)路的狀況稱(chēng)為開(kāi)環(huán)，否則將構(gòu)成閉環(huán)。這兩種狀況都會(huì)形成天線(xiàn)效應(yīng)（線(xiàn)天線(xiàn)和環(huán)形天線(xiàn)）。天線(xiàn)對(duì)外發(fā)生EMI輻射，一起自身也成為敏感電路。閉環(huán)發(fā)生的輻射與閉環(huán)面積近似成正比。高速電路規(guī)劃是一個(gè)非常復(fù)雜的規(guī)劃過(guò)程，有諸多要素需求加以考慮。這些要素有時(shí)相互對(duì)立。例如，高速器材布局時(shí)位置靠近盡管能夠削減延時(shí)，但或許發(fā)生串?dāng)_和顯著的熱效應(yīng)。因此在規(guī)劃時(shí)應(yīng)權(quán)衡各種要素，做出全面的折中考慮，既滿(mǎn)意規(guī)劃要求，又下降規(guī)劃復(fù)雜度。

    5)端接技能運(yùn)用歐姆定律削減在驅(qū)動(dòng)端和傳輸線(xiàn)負(fù)載端的阻抗不匹配。驅(qū)動(dòng)端的阻抗一般小于50Ω,能夠在驅(qū)動(dòng)端上串聯(lián)電阻來(lái)提高其阻抗使其與傳輸線(xiàn)匹配，這種技能稱(chēng)為"串行端接"；負(fù)載阻抗一般遠(yuǎn)大于50Ω,能夠在負(fù)載端并聯(lián)電阻來(lái)下降其阻抗使其與傳輸線(xiàn)匹配，這種技能稱(chēng)為"并行端接"。這兩種辦法都有各自的優(yōu)缺陷，結(jié)合起來(lái)比較有用。圖1-3-1所示的并行端接中，負(fù)載端的并聯(lián)電阻能夠有用作業(yè)，但也有如下缺陷。

    増加驅(qū)動(dòng)電流然后増加電源損耗。増加串?dāng)_，増加EMI。増加地反彈或供電噪聲（取決于并聯(lián)電阻上拉或下拉）。