1.需要特別注意抗電磁干擾的體系

    微控制器時鐘頻率特別高、總線周期特別快的體系。

    體系含有大功率、大電流驅動電路，如產(chǎn)生火花的繼電器、大電流開關等。
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    包括微弱模擬信號電路及高精度A/D轉化電路的體系。

    2.應采納的抗干擾方法

    能用低速芯片的就不必高速芯片，將高速芯片用在關鍵地方。

    可用串電阻的方法下降控制電路上升沿/T降沿跳變速率。盡量為繼電器等提供某種方式的阻尼電路。

    運用滿意體系要求的最低頻率時鐘。時鐘產(chǎn)生器盡量接近運用該時鐘的元器材，石英晶體振蕩器外殼應接地。

    用地線將時鐘區(qū)包圍起來，盡量縮短時鐘線長度。

    1/O驅動電路盡量接近PCB邊際，以便讓其盡快離開PCB。對進入PCB的信號要加濾波電路，從高噪聲區(qū)來的信號也要加濾波電路，同時，用串終端電阻的方法減小信號反射。

    MCU無用端要接高電平或許接地，或許界說成輸出端，集成電路上該接電源/地的引腳都要接電源/地，不要懸空。

    門電路輸入端閑置不必時不要懸空。閑置不必的運算放大器正輸入端應接地，負輸入端應接輸出端。

    PCB盡量運用45°折線而不必90°折線布線，以減小高頻信號對外的發(fā)射與耦合。

    PCB按頻率和電流開關特性分區(qū)，噪聲元器材與非噪聲元器材的距離應盡可能遠。

    單面板和雙面板用單點接電源和單點接地，電源線、地線應盡量粗，在經(jīng)濟方面能接受的條件下，能夠用多層板以減小電源/地的寄生電感。

    時鐘、總線及片選信號要遠離I/O線和接插件。

    模擬電壓輸入線、參閱電壓端應盡量遠離數(shù)字電路信號線，特別是時鐘線。

    對A/D類器材，數(shù)字部分與模擬部分寧可可統(tǒng)一，也不要交叉。

    時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元器材弓腳遠離I/O電纜。

    盡量選用短引腳的元器材，去耦電容引腳也應盡量短。關鍵的線應盡量粗，并在兩邊加上保護地。高速線要短且直。

    對噪聲敏感的線不要與大電流、高速開關線平行。石英晶體振蕩器下面及對噪聲敏感的器材下面不應布線。

    弱信號電路、低頻電路周圍不要構成電流環(huán)路。任何信號都不要構成環(huán)路，若不可避免，應使環(huán)路區(qū)盡量小。

    為每個集成電路添加一個去耦電容；每個電解電容邊上都要加一個小的高頻旁路電容。盡量用大容量的擔電容而不必電解電容，作為電路充放電儲能電容；運用管狀電容時，外殼要接地。

    測驗與比較

    盡管采納提高抗電磁干擾才能的方法能夠保證PCB的信號完好性設計質量，但在PCB完成安裝后，仍然有必要將其放在測驗平臺上，利用示波器或時域反射計（TDR)進行測驗，將實在的PCB參數(shù)和仿真預期成果進行比較。這些測驗數(shù)據(jù)能夠幫助改善模型和制造參數(shù)，以便在以后的預設計調研工作中做出更好的（更少的約束條件）決策。

    可是，將實在的PCB參數(shù)與仿真成果進行比較時有時出入很大。掃除模型的不精確外，往往是PCB的電源完好性存在問題。由電源完好性而引起的信號完好性問題占有很大的比例，因而需要對電路做電源完好性剖析。實在精確的剖析應該是同時做電源完好性與信號完好性剖析，但由此形成數(shù)據(jù)模型的樹立更復雜、算法難度更高?，F(xiàn)在，Cadence的東西無法完成這樣的功能，需要借助第三方的東西，如Speed2000Suite軟件與Apsim東西是能夠進行剖析的。